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// testVerilogCompile_fooHeader.vh
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`ifndef testVerilogCompile_VH
`define testVerilogCompile_VH

//----- IRD switches.
`define         RD_OP     1'b0  //---- 
`define         RD_J      1'b1  //---- 

//----- cond switches.
`define         IR     3'd0  //---- 
`define         R      3'd1  //---- 
`define         BEN    3'd2  //---- 
`define         PSR    3'd3  //---- 
`define         INT    3'd4  //---- 

//----- ctl switches.
`define         LD_MAR   1'b1  //---- 
`define         LD_MDR   1'b1  //---- 

//----- uSeq states.
`define         STATE_0     6'd0  //---- 
`define         STATE_1     6'd1  //---- 
`define         STATE_2     6'd2  //---- 
`define         STATE_3     6'd3  //---- 
`define         STATE_4     6'd4  //---- 

`endif